為本土EDA自主化築強基 上海立芯推出兩款數字後端工具

集微網報道 近日，上海立芯軟體科技有限公司（簡稱：上海立芯）正式對外發布兩款商用工具——自動化布圖規劃工具LePlan和佈局及物理最佳化工具LePlace，實現了國產數字後端工具自主化技術的突破，填補了本土EDA的後端重要單點核心技術的市場空缺，為國內晶片業界進一步實現數字後端設計全國產化提供了重要支撐。目前，兩款工具均已透過業內知名客戶的驗證且獲得採購。

自2018年以來，隨著國內產業鏈自主可控意識的覺醒，海內外人才不斷聚集，新銳EDA企業如雨後春筍般湧現。在競相角逐的EDA賽道上，為何上海立芯能率先取得關鍵突破？這主要源於其獨特的學術界+工業界背景的成建制團隊。作為國內首批擁有完全自主智慧財產權的數位電路佈局佈線和邏輯綜合工具提供商，上海立芯已成功佔據國產數字設計全流程EDA工具鏈的重要一環。

LePlan∣數位電路自動化布圖規劃工具

長期以來，在數字晶片後端設計的布圖規劃（floorplanning）階段，晶片設計企業往往依賴設計人員的自身經驗擺放宏單元。然而，隨著積體電路設計規模的急劇增加，這種方式愈顯力不從心，具有創新性最佳化演算法的自動化布圖規劃工具的重要性隨之凸顯。

上海立芯敏銳地捕捉到客戶的迫切需求，迅速推出創新性產品LePlan，成為國內首批經客戶驗證且商用的數位電路自動化布圖規劃工具，為國產數位電路設計EDA全流程工具的破局提供了新的思路。

這款工具的眾多優秀特性在當前客戶的實際應用中充分顯現。

在資料流分析方面

，其具備多模式及視覺化的資料流分析方法，並由資料流驅動佈局，對設計中的關鍵時序路徑做精細化分析，實現更優的效能指標；

在布圖規劃探索方面

，基於機器學習的智慧規劃探索演算法，針對擁塞、線長、時序、宏單元規整性等多個最佳化指標，可提供多種探索方式並持續迭代出多種高質量的布圖規劃方案，幫助使用者實現優中選優。

此外，LePlan獨特的內建原型設計，可實現混合尺寸佈局和宏單元自動對齊，具有對擁塞、線長、時序等進行精準預估以及計算的功能，可以保證設計的可繞通性和時序的可收斂性，並極大地減少了使用者對宏單元擺放的人工干預，從而加速設計迭代。

圖1 LePlan圖形介面

上海立芯董事長陳建利博士表示

，“LePlan工具針對性地破解了傳統手工布圖規劃難以解決的耗時和收斂性差等難題，提供基於資料流分析和智慧探索達到最快收斂的布圖規劃方案，旨在助力數位電路設計實現更具挑戰性的PPA要求。特別值得一提的是，LePlan還高度融合立芯的後端佈局佈線技術，有效地提高floorplan的質量”。

圖2 LePlan生成的多種視覺化布圖方案

目前，LePlan工具已透過數家知名晶片設計公司的驗證，並獲得數百萬金額的採購訂單。

青芯半導體是LePlan工具的首批採購客戶之一。

作為一家專注於40nm-5nm工藝的超大規模複雜SoC/ASIC晶片設計公司，青芯半導體提供從晶片定義到GDS tapeout的全流程一站式解決方案，在高效能互聯、AI異構計算、3DIC近存計算、資訊保安等領域，已成功流片十餘款晶片。

青芯CEO楊浩表示，“在日益複雜的大規模SOC晶片設計中，高質量及全域性化的floorplan是達成PPA的關鍵。LePlan工具強大的自動化floorplan功能，已在我們的多個晶片設計流程中成功驗證。LePlan工具強大的資料流分析能快速找出大規模複雜設計的關鍵路徑，並對它們進行優先順序排序，迅速找出最優floorplan方案，從而將以往工程師需數週甚至數月反覆迭代才能完成的PPA最佳化工作縮短至數天。同時，LePlan工具的自動floorplan功能還充分考慮了工程設計中的絕大部分設計規則，能直接應用於實際晶片tapeout設計，這也是我們決定將LePlan融入設計開發流程的關鍵原因。”

青芯半導體的技術專家以例項進一步說明，“對於我們某款12nm晶片的後端設計PPA，資深工程師經數輪反覆迭代（含手工布圖、佈局和佈線）的總耗時約4-6周（38個宏單元），而使用自動化工具LePlan 3小時不到就能完成布圖規劃，2天內完成其餘後端設計流程，且時序結果較手工布圖平均改善25%以上。另兩款12nm晶片的後端設計更為複雜（分別有175個和305個宏單元），面對如此複雜且數量巨大的宏單元，即使是擁有10餘年經驗的資深後端設計工程師，仍需6-10周的反覆迭代，才能逐步逼近目標PPA。我們使用LePlan經過兩輪迭代，即實現時序和擁塞較手工布圖平均30%以上的最佳化，在達成目標PPA的同時，匯流排長、標準單元面積、靜態功耗等方面也表現出色。LePlan對於提升青芯後端團隊的整體效率以及對年輕工程師的幫助是巨大的”。

LePlace∣數位電路佈局及物理最佳化工具

在晶片設計環節中，數字後端佈局佈線的複雜度最高，工作量也最大。佈局佈線工具需要針對一系列複雜最佳化問題設計一整套演算法。演算法的好壞和實現的差異會影響整個工具在實際執行過程中的速度、精度和質量，因而體現了物理設計EDA供應商的核心競爭力。

上海立芯推出的

LePlace是一款支援成熟及先進工藝的數位電路佈局及物理最佳化工具，擁有創新的佈局佈線技術和物理最佳化演算法。

該產品主要用於超大規模積體電路佈局，內嵌創新性的擁塞驅動、時序驅動的佈局技術，擁有全域性佈線、佈局合法化、靜態時序分析、物理最佳化等齊全功能，支援千萬門級網表的最佳化，以及具有基於機器學習模型的加速最佳化，可高效處理擁塞、時序和麵積等問題並實現快速收斂，加速高效能複雜設計的迭代。

圖3 LePlace主要功能

LePlace工具是上海立芯集聚頂尖的自主化佈局技術，結合工業應用需求而研發的。該工具有著良好的穩健性和可擴充套件性。在全域性佈局中，LePlace可同時針對多個不同的最佳化目標建立嚴格的數學模型並使用創新的演算法進行最佳化求解。在合法化中，LePlace擁有高效處理先進製程約束的能力，在解決FinFET技術所引起的多高度單元合法化問題上有著極佳表現。

強大的演算法實現能力是LePlace工具的核心優勢。LePlace佈局及物理最佳化工具可處理千萬級的單元規模（百億級電晶體），其核心演算法獲得了國際業界的高度認可，有力推動了國際積體電路佈局演算法的發展。

圖4 LePlace圖形介面

陳建利博士表示

：“EDA工具好不好用，重點看關鍵技術性能的表現。”在客戶的CPU、GPU、DSP、DDR、Video等典型設計例子中，LePlace在時序、擁塞、面積最佳化等方面已與標杆工具相當，甚至在一些設計例項中較標杆工具有5%-10%的最佳化提升。

圖5 LePlace與標杆工具效能比較

目前，LePlace工具已獲得數千萬金額的採購訂單，並已深度介入高階晶片設計流程。同時，有數家設計公司正在開展工具評估，後續將助力更多晶片設計公司。

為本土EDA自主化攻堅難關

EDA在業界素來有著“晶片之母”的美譽，是晶片設計的基石。近年來，隨著中美晶片之爭的不斷加劇，國內對EDA自主化的呼聲愈加高漲。然而，由於中國EDA行業起步較晚，不免受到來自技術、專利、市場各個層面的艱難挑戰。

在各類EDA工具中，佈局佈線和邏輯綜合工具被公認為積體電路設計EDA工具最關鍵、最難攻克的技術難題之一，國內極少公司從事這方面的研發。正是在這樣的處境下，上海立芯以實現中國EDA工具自主化為使命，聚焦數字設計前後端全流程EDA工具的研發戰略，立志為中國高階晶片設計提供先進的自動化工具。

在率先推出兩款經過客戶驗證且商用的工具產品——自動化布圖規劃工具LePlan和佈局及物理最佳化工具LePlace後，

上海立芯正在積極開發和測試並將陸續釋出時鐘樹綜合工具LeCTS、佈線工具LeRoute和邏輯綜合工具LeSynth，最終形成覆蓋數位電路設計前後端全流程的EDA工具系列。

圖6 LeCompiler產品系列

整體而言，上海立芯著力打造的LeCompiler系列產品基於高度融合的RTL-to-GDSII理念，以統一的資料模型構建獨特架構，著重於邏輯綜合、佈局佈線等多步驟的協同最佳化，以應對數字晶片前沿設計帶來的PPA挑戰。

作為一家成立僅兩年的EDA創業公司，上海立芯有著強大的研發團隊，憑藉獨特的學術界+工業界背景的成建制團隊，得以快速取得實質性突破。其核心團隊由海內外知名學者和資深技術專家組成，在積體電路設計EDA工具領域擁有平均超過20餘年的理論研究、技術開發和商業化經驗。

歷經兩年的快速發展，上海立芯已形成上海、福州、北京三地研發中心的佈局，聚集上百人規模的優秀研發和支援團隊，包括來自清華、北大、復旦、中科大、UIUC、UCLA、華為天才少年計劃人選等多背景人才，碩博比例超過三分之二。此外，上海立芯還與業內合作伙伴先後聯合承擔了三項科技部國家重點研發計劃。

從長遠來看，面對日益複雜的國際形勢和行業動局，業界想要實現數字設計全流程EDA工具鏈的自主可控，任重而道遠，唯有全產業鏈協作方能持續破局。這不僅需要產業頭部客戶的深度支援，還需EDA廠商們攜手並進，實現不同流程工具間的融合。期待上海立芯在已推出的兩款商用工具的基礎上，加快推出數字設計全流程工具LeCompiler系列產品，為中國自主可控的晶片研發生態貢獻更大力量！（校對/薩米）

（如有興趣進一步瞭解上海立芯的產品，請聯絡info@ledatech。cn）