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LTC6946是實現超快頻率切換出色的選擇

由獨特視野看電競發表于遊戲2021-12-08

簡介特性優勢序列負載能力允許專有頻率靈活輸入允許外部時鐘參考超過Bellcore和ITU抖動生成規範從單個27 MHz晶體參考執行精確時鐘生成和合成輸出啟用帶內部環路濾波器的完全整合鎖相環 PLL鎖定檢測輸出應用網路，工作

時鐘電路和晶振電路是一樣的嗎

教大家如何解決鎖相環無法鎖定

在嘗試將鎖相環（PLL）鎖定時，你是否碰到過麻煩？草率的判斷會延長除錯過程，除錯過程變得更加單調乏味。。。。

電子設計

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11-26 16：32

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如何根據基本的資料表規格估算出PLL的相位噪聲

也許你也會跟我一樣認為典型資料表中的某些規格難以理解，這是因為其中涵蓋了一些你不太熟悉的隱含慣例。對。。。。

電子設計

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11-24 15：40

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STM32外部時鐘是怎樣透過PLL分頻得到PLLCLK的整個流程的

STM32外部時鐘是怎樣透過PLL分頻得到PLLCLK的整個流程的？。。。

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11-24 07：32

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PLL配置時鐘喚醒後還需要重新配置RCC嗎

如何用PLL對時鐘進行配置呢？ PLL配置時鐘喚醒後還需要重新配置RCC嗎？。。。

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11-22 06：30

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飛思卡爾16位微控制器（六）——鎖相環測試

一、鎖相環介紹在前面的幾個實驗中，我們沒有涉及到微控制器的匯流排時鐘的設定。這是因為飛思卡爾16。。。。

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11-18 13：21

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LINEAR穩壓降壓-升壓電荷泵的主要特點有哪些

LINEAR穩壓降壓-升壓電荷泵接受超出、等於或少於輸出電壓的輸入電壓，並可用作將輸入電壓增高或減少。。。。

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11-15 09：43

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MCU實現低功耗有哪些注意事項啊

MCU實現低功耗注意事項第一條：掐斷外設命脈——關閉外設時鐘先說最直觀的，也是工程師都比較注意的方面，就是關閉MCU。。。

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11-01 07：05

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PLL晶片介面方面最常見的問題

鎖相環（PLL）是一種反饋系統，其中電壓控制振盪器（VCO）和相位比較器相互連線，使得振盪器可以相對。。。。

Excelpoint世健

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10-28 15：46

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PLL晶片介面方面最常見的11個問題

鎖相環（PLL）是一種反饋系統，其中電壓控制振盪器（VCO）和相位比較器相互連線，使得振盪器可以相對。。。。

亞德諾半導體

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10-20 10：26

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系統時鐘SYSCLK的來源主要有哪幾個

系統時鐘SYSCLK的來源主要有哪幾個？為什麼選擇主PLL作為系統時鐘SYSCLK的來源呢？。。。

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10-20 06：10

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對汽車行業至關重要的先進電源

對汽車行業至關重要的先進電源（電源技術投稿好中嗎）-為提升汽車的安全性、可操控性和駕駛體驗，電子盒。。。。

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09-29 15：49

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Linear電源晶片大全（硬體設計必備）

Linear電源晶片大全（硬體設計必備）（高頻開關電源技術及應用答案）-Linear電源晶片大全（硬。。。。

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09-29 13：59

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幾種低相位噪聲訊號生成方法

目前對頻寬的需求呈爆炸式增長，從而將載波頻率推高至幾十千兆赫。在這些高頻率下，客戶可使用更高的頻寬，。。。。

亞德諾半導體

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09-16 11：12

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在STM32中的時鐘源分析

————————————————————————————-在ST。。。

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08-23 07：54

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STM32時鐘總體設計

時鐘總體設計時鐘源：純內部時鐘源：CPU內部自動時鐘，方便但不精準內外部時鐘源：時鐘產生振盪電路在CPU內部，但晶振在外。。。

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08-19 07：46

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STM32的時鐘配置用的是PLL會怎樣

進了STOP模式後，PLL停掉了，所以，如果開始的時鐘配置，用的是PLL，那麼喚醒後，需要重新配置RCC。如果使用的是P。。。

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08-18 08：17

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STM32時鐘系統官方文件說明

STM32時鐘系統官方文件說明：Three different clock sources can be used to drive the system clock （SYSCLK）：• HS。。。

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08-18 07：30

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怎樣去設計一種基於PLL（鎖相環）合成器的數字調諧系統

控制用微處理器的主要效能有哪些？處理器在調頻（FM）調諧器中的應用是什麼？數字調諧系統有哪些性質？怎樣去設計一種基。。。

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08-17 07：03

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系統時鐘的時鐘源用哪個

前言：一般來說微控制器程式的第一步就是時鐘配置。時鐘配置我們需要知道以下幾點：1。系統時鐘的時鐘源用哪個。2。系頻統時鐘率。。。

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08-12 08：06

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鎖相環CD4046原理及應用

鎖相的意義是相位同步的自動控制，能夠完成兩個電訊號相位同步的自動控制閉環系統叫做鎖相環，簡稱PLL。。。。。

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06-21 15：13

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手動選擇頻段以縮短PLL鎖定時間

使用自動校準模式時，總鎖定時間對某些應用來說可能太長。本應用筆記提出一種透過手動選擇頻段來顯著縮短。。。。

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06-21 09：53

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整合單片PLL頻率合成器晶片的原理、結構特點及應用分析

隨著高速整合工藝技術的發展，鎖相頻率合成器的整合化程度已大大提高。目前已出現了一系列將高速前置合頻器。。。。

電子設計

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06-18 10：52

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基於AD9954和ADF4113晶片實現頻率合成器的設計

結合數字式頻率合成器（DDs）和整合鎖相環（PLL）各自的優點，研製並設計了以DDS晶片AD9954。。。。

電子設計

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06-08 14：07

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PLL設計和時鐘頻率產生

PLL設計和時鐘頻率產生機理免費下載。

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06-07 14：36

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鎖相頻率源設計

鎖相環是一種反饋系統，其中電壓控制振盪器（VCO）和相位比較器相互連線，使得振盪器可以相對於參。。。。

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06-02 09：57

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DSP程式設計步驟簡介

對DSP進行開發時，需要對其底層的硬體及外設進行相應的配置，當配置完成後才可以將其相應模組啟用，才可。。。。

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06-01 10：41

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在FPGA中配置PLL的步驟及使用方法

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05-28 10：01

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線性科技收到美國證券交易委員會關於股票期權的非正式詢問

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05-25 09：52

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線性科技公司董事會增加兩名新的外部董事

發表於

05-25 09：21

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線性科技為17億美元可轉換優先債券定價

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05-25 09：19

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PLL&PLLVCO序列程式設計介面模式選擇應用筆記

PLLPLLVCO序列程式設計介面模式選擇應用筆記

發表於

05-23 10：09

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GSM放大器功率的線性功率控制

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05-13 12：43

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線性產品

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05-12 13：16

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線性技術公司收到美國檢察官辦公室的傳票，要求提供有關公司股票期權做法的檔案

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05-09 15：57

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線性低壓差（LDO）穩壓器解決方案

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05-09 15：09

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線性技術聯合創始人獲得ACE終身成就獎

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05-09 14：53

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線性技術公司和PowerbyProxi宣佈結成夥伴關係，將無線電力傳輸帶給需求旺盛的市場

發表於

05-09 14：50

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線性科技宣佈30億美元加速股票回購交易

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05-08 17：36

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線性科技提高季度股息並加速支付本季度股息

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05-08 17：35

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線性科技公司宣佈，證券交易委員會已經終止了對歷史股票期權授予做法的調查

發表於

05-08 16：58

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線性科技公司迴應最近的訴訟

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05-08 16：04

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線性科技公司宣佈擬私募17億美元可轉換優先票據

發表於

05-08 15：58

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線性技術公司在達拉斯開設新的設計中心

發表於

05-08 14：50

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線性技術公司在慕尼黑成立首個歐洲設計中心

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05-08 14：47

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線性科技公司以2。02億美元回購570萬股普通股

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05-08 14：42

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線性技術紀念高效能模擬器件問世25週年

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05-08 11：41

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數控高保真PLL調頻發射電路說明

新一代調頻立體聲發射IC：bh1415，該系列IC還有bh1414、bh1416、bh1417以及性。。。。

電子魔法師

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05-01 17：35

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ML505-控制器的線性技術選擇

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04-24 08：29

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ML605-控制器的線性技術選擇

發表於

04-24 08：28

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ML605-UMMODULE的線性工藝選擇

發表於

04-22 08：45

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線性科技在漢諾威展會上展示寶馬i3突破性無線電池管理系統

發表於

04-21 17：30

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線性技術公司宣佈能源收集應用中缺少的一環

發表於

04-17 10：30

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ML505模組的線性工藝選擇

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04-16 12：00

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鎖相環合成器

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04-12 21：15

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基於鎖相環技術提高車輛探測靈敏度及抗干擾能力

在十字路口處，為了避免交通阻塞，保證交通安全，規定交通車輛必須按道行駛而不得越道。因此，必須採用相應。。。。

電子設計

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04-12 15：59

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TMS320F2812的啟動過程詳細說明

晶片啟動過程是晶片上電之後做的事情，幾乎是瞬間完成的流程。涉及到了晶片自身硬體啟動的過程、固化在晶片。。。。

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03-25 15：10

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無線發射與接收電路設計的PDF電子書免費下載

無線發射與接收電路設計主要介紹通訊系統基礎、射頻小訊號放大器電路、射頻功率放大器（RFPA）電路、混。。。。

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03-19 14：44

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在FPGA上編寫透過SPI匯流排配置外部PLL晶片AD9518和ADC9268的程式

本文件的主要內容詳細介紹的是在FPGA上編寫透過SPI匯流排配置外部PLL晶片AD9518和ADC92。。。。

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03-10 15：50

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SERDES FPGA設計手冊免費下載

為了學習xilinx serdes 原語的使用，以及交流學習經驗，在工程專案中方便的應用SERDES。。。。

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02-26 10：04

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物料申報表：MDF_178750058_AS5304A_MD000240_1-00。pdf

MDF_178750058_AS5304A

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02-25 07：46

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LMK04808 具有雙環 PLL 的 LMK04800 系列低噪聲時鐘抖動消除器

資訊描述 The LMK0480x family is the industrys highest performance clock conditioner with superior clock jitter cleaning， generation， and distribution with advanced features to meet next generation system requirements。 The dual loop PLLatinum architecture is capable of 111 fs rms jitter （12 kHz to 20 MHz） using a low noise VCXO module or sub-200 fs rms jitter （12 kHz to 20 MHz） using a low cost external crystal and varactor diode。The dual loop architecture consists of two high-performance phase-locked loops （PLL）， a low-noise crystal oscillator circuit， and a high-performance voltage controlled oscillator （VCO）。 The first PLL （PLL1） provides low-noise jitter cleaner functionality while the second PLL （PLL2） performs the clock generation。 PLL1 can be configured to either work with an external VCXO module or the integrated crystal oscillator with an external tunable crystal and varactor diode。 When paired with a very narrow loop bandwidt。。。

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04-18 22：48

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LMK04816 具有雙環 PLL 的三輸入低噪聲時鐘抖動消除器

資訊描述 LMK04816 器件是業界效能最為優異的時鐘調節器，具備出色的時鐘抖動消除、生成和分配等高階功能，能夠充分滿足新一代系統要求。雙環PLLATINUM 架構採用低噪聲VCXO 模組可實現111fs 的RMS 抖動（12kHz 至20MHz）或採用低成本外部晶振及變容二極體實現低於200fs 的RMS 抖動（12kHz 至20MHz）。雙環路架構由兩個高效能鎖相環（PLL）、一個低噪聲晶體振盪器電路以及一個高效能壓控振盪器（VCO）構成。第一個PLL （PLL1）具有低噪聲抖動消除器功能，而第二個PLL （PLL2）執行時鐘生成。PLL1 可配置為與外部VCXO 模組配合使用，或與具有外部可調晶體和變容二極體的整合式晶體振盪器配合使用。用於很窄的環路頻寬時，PLL1 使用VCXO 模組或可調晶體的優異近端相位噪聲（偏移低於50kHz）清理輸入時鍾。PLL1 的輸出將用作PLL2 的清理輸入參考，以鎖定整合式VCO。可對PLL2 的環路頻寬進行最佳化以清理遠端相位噪聲（偏移高於50 kHz），整合式VCO優於VCXO 模組或PLL1 中使用的可調晶體。特性超低均方根（RMS）抖動效能 100fs RMS 抖動（12kHz 至20MHz） 123fs RMS 抖動（。。。

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04-18 22：48

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LMK04803 具有雙級聯 PLL 和整合 1。9 GHz VCO 的低噪聲時鐘抖動消除器

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04-18 22：48

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LMK04806 具有雙級聯 PLL 和整合 2。5 GHz VCO 的低噪聲時鐘抖動消除器

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04-18 22：48

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LMK04805 具有雙級聯 PLL 和整合 2。2 GHz VCO 的低噪聲時鐘抖動消除器

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04-18 22：48

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LMK03328 具有兩個獨立 PLL 的超低抖動時鐘發生器系列

資訊描述 LMK03328 是一款超低噪聲時鐘發生器，包含兩個整合有壓控振盪器（VCO）的分數 N 頻率合成器、靈活的時鐘分配/扇出、以及可透過引腳選擇的配置狀態（儲存在片上 EEPROM 中）。該器件可為各種千兆位級序列介面和數字器件提供多個時鐘，並透過替代多個振盪器和時鐘分配器件來降低物料清單（BOM）成本、減小電路板面積、以及提高可靠性。超低抖動可降低高速序列鏈路中的位元誤位元速率（BER）。特性超低噪聲、高效能抖動：Fout > 100MHz 時的典型值為 100fs （RMS）電源抑制比（PSRR）：-70dBc，出色的電源抗擾度靈活的器件選項多達 8 路 AC-LVPECL、AC-LVDS、AC-CML、HCSL 或 LVCMOS 輸出或任意組合引腳模式、I2C 模式、EEPROM 模式 71 個可透過引腳選擇的預程式設計預設啟動選項雙路輸入，自動或手動選擇晶振輸入：10MHz 至 52MHz 外部輸入：1MHz 至 300MHz頻率裕度選項精調頻率裕度（典型值為 ±50ppm），採用低成本可牽引晶振基準無毛刺脈衝的粗調頻率裕度（%），採用輸出分頻器其他特性電源：3。3V（核心），1。8/2。5/3。3V（輸出）工業級溫度範圍（-40ºC 至 +85ºC）封裝：7mm x 7mm 。。。

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04-18 22：48

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CDCE937 具有 2。5V 或 3。3V LVCMOS 輸出的可程式設計 3-PLL VCXO 時鐘合成器

資訊描述 The CDCE937 and CDCEL937 devices are modular PLL-based low cost， high-performance， programmable clock synthesizers， multipliers and dividers。 They generate up to 7 output clocks from a single input frequency。 Each output can be programmed in-system for any clock frequency up to 230 MHz， using up to three independent configurable PLLs。 The CDCEx937 has separate output supply pins， VDDOUT， which is 1。8 V for CDCEL937 and to 2。5 V to 3。3 V for CDCE937。 The input accepts an external crystal or LVCMOS clock signal。 If an external crystal is used， an on-chip load capacitor is adequate for most applications。 The value of the load capacitor is programmable from 0 to 20 pF。 Additionally， an on-chip VCXO is selectable which allows synchronization of the output frequency to an external control signal， that is， PWM signal。特性Member of Programmable Clock Generator Family CDCEx913： 1-PLL， 3 Outputs CDCEx。。。

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04-18 22：33

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CDCE925 具有 2。5V 或 3。3V LVCMOS 輸出的可程式設計 2-PLL VCXO 時鐘合成器

資訊描述The CDCE925 and CDCEL925 are modular PLL-based low-cost， high-performance， programmable clock synthesizers， multipliers， and dividers。 They generate up to five output clocks from a single input frequency。 Each output can be programmed in-system for any clock frequency up to 230 MHz， using up to two independent configurable PLLs。 The CDCEx925 has a separate output supply pin， VDDOUT， which is 1。8 V for CDCEL925 and 2。5 V to 3。3 V for CDCE925。 The input accepts an external crystal or LVCMOS clock signal。 In case of a crystal input， an on-chip load capacitor is adequate for most applications。 The value of the load capacitor is programmable from 0 to 20 pF。 Additionally， an on-chip VCXO is selectable which allows synchronization of the output frequency to an external control signal， that is， PWM signal。 The deep M/N divider ratio allows the generation of zero-ppm audio/video， networking （WLAN， Bluetooth，。。。

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04-18 22：33

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CDCE913 具有 2。5V 或 3。3V LVCMOS 輸出的可程式設計 1-PLL VCXO 時鐘合成器

資訊描述The CDCE913 and CDCEL913 devices are modular PLL-based， low-cost， high-performance， programmable clock synthesizers。 They generate up to three output clocks from a single input frequency。 Each output can be programmed in-system for any clock frequency up to 230 MHz， using the integrated configurable PLL。 The CDCx913 has separate output supply pins， VDDOUT， which is 1。8 V for CDCEL913 and 2。5 V to 3。3 V for CDCE913。The input accepts an external crystal or LVCMOS clock signal。 A selectable on-chip VCXO allows synchronization of the output frequency to an external control signal。The PLL supports SSC （spread-spectrum clocking） for better electromagnetic interference （EMI） performance。 The device supports nonvolatile EEPROM programming for easy customization of the device to the application。 All device settings are programmable through the SDA/SCL bus， a 2-wire serial interface。 The CDCx913 ope。。。

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04-18 22：33

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NB4N441 PLL時鐘合成器多協議 3。3 V序列輸入具有差分LVPECL輸出

1是一款精密時鐘合成器，可產生12。5 MHz至425 MHz的差分LVPECL時鐘輸出頻率。序列外設介面（SPI）用於配置器件，從單個27 MHz晶振參考產生16種常用標準協議輸出頻率之一。 NB4N441還具有額外的功能，允許使用10 MHz至28 MHz範圍內的晶體，使用12。5 MHz至425 MHz的特定應用輸出頻率。特性優勢序列負載能力允許專有頻率靈活輸入允許外部時鐘參考超過Bellcore和ITU抖動生成規範從單個27 MHz晶體參考執行精確時鐘生成和合成輸出啟用帶內部環路濾波器的完全整合鎖相環 PLL鎖定檢測輸出應用網路，工作站和ATE的時鐘生成電路圖、引腳圖和封裝圖。。。

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04-18 20：57

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NB3N501 PLL時鐘倍頻器，13 MHz - 160 MHz，3。3 V / 5。0 V。

資訊 NB3N501是一個時鐘倍頻器，它將透過兩個3級選擇輸入（S0，S1）產生輸入頻率的九個可選輸出倍數之一。它接受標準基模晶體或外部參考時鐘訊號。鎖相環（PLL）設計技術用於產生低抖動，TTL電平時鐘輸出，最高160 MHz，佔空比為50%。提供輸出使能（OE）引腳，當置為低電平時，時鐘輸出進入三態（高阻態）。 NB3N501通常用於電子系統，作為晶體振盪器的經濟型替代品。時鐘輸出頻率高達160 MHz 輸入頻率的九個可選乘法器工作範圍：VDD = 3。3 V +/- 10%或5。0 V +/- 5% 低抖動輸出25 ps一西格瑪（rms）零ppm時鐘倍增錯誤輸出佔空比為45%至55% TTL / CMOS輸出，25 mA TTL電平驅動晶振參考輸入範圍為5至27 MHz輸入時鐘頻率範圍2至50 MHz OE，輸出使能三態輸出 8引腳SOIC 工業溫度範圍-40攝氏度到+85攝氏度。。。

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04-18 20：50

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NB3N502 PLL時鐘倍頻器 14 MHz - 190 MHz 3。3 V / 5。0 V。

2是一款時鐘倍頻器，可產生低抖動，TTL / CMOS電平輸出時鐘，是外部輸入參考時鐘訊號源的精確倍數。該器件是電子系統中常用的晶體振盪器的經濟型替代品。它接受標準基模晶體或外部參考時鐘訊號。鎖相環（PLL）設計技術用於產生高達190 MHz的輸出時鐘，佔空比為50%。 NB3N502可透過兩個選擇輸入（S0，S1）進行程式設計，以在輸入頻率源的六個不同倍數之一處提供輸出時鐘（CLKOUT），同時輸出輸入對齊的參考時鐘訊號（REF）。特性時鐘輸出頻率高達190 MHz 工作範圍：VDD = 3 V至5。5 V 低抖動輸出15 ps One Sigma（ RMS）零ppm時鐘倍增錯誤 45%55%佔空比水晶參考輸入範圍為5 MHz至27 MHz 輸入時鐘頻率範圍為2 MHz至50 MHz 工業溫度範圍-40C至85C 應用終端產品時鐘生成消費類電子產品工業網路和電信設定頂部框伺服器路由器臺式計算機電路圖、引腳圖和封裝圖。。。

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04-18 20：50

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NB3N65027 3-PLL時鐘合成器，可程式設計，3。3 V，具有6個LVTTL / LVCMOS輸出和OE

資訊 NB3N65027是純CMOS高效能PLL合成時鐘發生器。它接受10 MHz至27 MHz時鐘或基模晶體作為其整合振盪器的參考源，並驅動三個獨立的低噪聲鎖相環（PLL）。 12。5 MHz或25 MHz基本晶體或時鐘輸入具有可選頻率的六個輸出時鐘緩衝晶體參考輸出 SDRAM頻率為67，83，100和133 MHz 具有25 mA輸出驅動能力的全CMOS輸出擺幅 TTL電平工作範圍：VCC = 3。3 V 10% QSOP-20封裝，150 mil，無鉛，符合RoHS標準。。。

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04-18 19：00

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NB3N511 PLL時鐘倍頻器 4 MHz - 200 MHz 3。3 V / 5。0 V。

1是一個時鐘倍頻器，它將透過兩個3級選擇輸入（S0，S1）產生輸入頻率的九個可選輸出倍數之一。它接受標準基模晶體或外部參考時鐘訊號。鎖相環（PLL）設計技術用於產生低抖動，TTL電平時鐘輸出，最高200 MHz，佔空比為50%。提供輸出使能（OE）引腳，當置為低電平時，時鐘輸出進入三態（高阻態）。 NB3N511通常用於電子系統，作為晶體振盪器的成本效益替代品特性時鐘輸出頻率高達200 MHz 輸入頻率的九個可選乘數工作範圍：VDD = 3。3 V +/- 10%或5。0 V +/- 5% 低抖動輸出25 ps一西格瑪（rms）零ppm時鐘倍增誤差輸出佔空比45%至55% 具有25 mA TTL電平驅動的TTL / CMOS輸出 Crystal參考輸入範圍為5至32 MHz 輸入時鐘頻率範圍為1至50 MHz OE，帶三態輸出的輸出啟用 8引腳SOIC 工業溫度範圍-40C至+ 85C 這些是無鉛裝置應用終端產品網路和電信消費者工業醫療伺服器路由器機頂盒電路圖、引腳圖和封裝圖。。。

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04-18 19：00

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NBC12429 PLL合成時鐘發生器可程式設計 3。3 V / 5。0 V（25至400 MHz）

29和NBC12429A是通用的基於PLL的合成時鐘源。 VCO將在200 MHz至400 MHz的頻率範圍內執行。 VCO頻率被髮送到N輸出分頻器，在那裡它可以配置為提供1，2，4或8的分頻比。VCO和輸出頻率可以使用並行或序列介面程式設計到配置邏輯。根據輸出分頻器，使用16 MHz晶振可以實現1。0 MHz的輸出頻率步長。 PLL環路濾波器完全整合，無需任何外部元件。 NBC12429規定可在商業溫度範圍內執行。 NBC12429A指定在工業溫度範圍內執行。特性同類最佳輸出抖動效能，峰峰值±20 ps 25 MHz至400 MHz可程式設計差分PECL輸出帶內部環路濾波器的完全整合鎖相環上電期間程式設計計數器和輸出分頻器的並行介面最小頻率過沖序列3線程式設計介面上電並行介面晶體振盪器介面工作範圍：VCC = 3。0 V至5。5 V CMOS和TTL相容輸入摩托羅拉MC12429的直接替換無鉛封裝可用應用計算和伺服器的時鐘生成和綜合。電路圖、引腳圖和封裝圖。。。

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NBC12439 PLL時鐘發生器合成可程式設計 3。3 V / 5。0 V 帶掉電（50至800 MHz）

39和NBC12439A是基於PLL的通用綜合時鐘源。 VCO將在400 MHz至800 MHz的頻率範圍內執行。 VCO頻率被髮送到N輸出分頻器，在那裡它可以配置為提供1，2，4或8的分頻比。VCO和輸出頻率可以使用並行或序列介面程式設計到配置邏輯。 PLL環路濾波器完全整合，無需任何外部元件。 NBC12439規定可在商業溫度範圍內執行。 NBC12439A可在工業溫度範圍內工作。特性同類最佳輸出抖動效能，峰峰值±20 ps 50 MHz至800 MHz可程式設計差分PECL輸出完全整合的帶有內部環路濾波器的鎖相環電源期間程式設計計數器和輸出分頻器的並行介面 - 上最小頻率超調序列3線程式設計介面晶體振盪器介面工作範圍：VCC = 3。135 V至5。25 V CMOS和TTL相容控制輸入更換for Motorola MC12439 PECL輸出斷電（除以16）無鉛封裝可用應用計算和伺服器的時鐘生成和綜合。電路圖、引腳圖和封裝圖。。。

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NBC12430 PLL合成時鐘發生器可程式設計 3。3 V / 5。0 V（50至800 MHz）

30和NBC12430A是基於PLL的通用綜合時鐘源。 VCO將在400 MHz至800 MHz的頻率範圍內執行。 VCO頻率被髮送到N輸出分頻器，在那裡它可以配置為提供1，2，4或8的分頻比。VCO和輸出頻率可以使用並行或序列介面程式設計到配置邏輯。根據輸出分頻器設定，使用16 MHz晶振可以實現250 KHz，500 KHz，1。0 MHz，2。0 MHz的輸出頻率步長。 PLL環路濾波器完全整合，無需任何外部元件。 NBC12430可在商業溫度範圍內執行。 NBC12430A可在工業溫度範圍內工作。特性同類最佳輸出抖動效能，峰峰值±20 ps 50 MHz至800 MHz可程式設計差分PECL輸出帶內部環路濾波器的完全整合鎖相環上電期間程式設計計數器和輸出分頻器的並行介面最小頻率過沖序列3線程式設計介面晶體振盪器介面工作範圍：VCC = 3。135 V至5。25 V CMOS和TTL相容控制輸入摩托羅拉MC12430的直接替換無鉛封裝可用應用計算和伺服器的時鐘生成和綜合。電路圖、引腳圖和封裝圖。。。

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ADRF6601 750 MHz至1160 MHz接收混頻器，整合小數N分頻PLL和VCO

和特點整合小數N分頻PLL的接收混頻器 RF輸入頻率範圍：300 MHz至2500 MHz 內部LO頻率範圍：750 MHz至1160 MHz 輸入P1dB：14。5 dBm 輸入IP3：31 dBm 透過外部引腳最佳化IIP3 SSB噪聲係數IP3SET引腳斷開：13。5 dBIP3SET引腳接3。3 V電壓：14。6 dB 電壓轉換增益：6。7 dB 200 Ω IF輸出匹配阻抗 IF 3 dB頻寬：500 MHz 可透過三線式SPI介面進行程式設計 40引腳、6 mm × 6 mm LFCSP封裝產品詳情 ADRF6601是一款高動態範圍有源混頻器，整合鎖相環（PLL）和壓控振盪器（VCO）。PLL/頻率合成器利用小數N分頻PLL產生fLO輸入，供給混頻器。基準輸入可以進行分頻或倍頻，然後施加於PLL鑑頻鑑相器（PFD）。PLL支援12 MHz至160 MHz範圍內的輸入基準頻率。PFD輸出控制一個電荷泵，其輸出驅動一個片外環路濾波器。然後，環路濾波器輸出施加於一個整合式VCO。VCO輸出（2 × fLO）再施加於一個LO分頻器和一個可程式設計PLL分頻器。可程式設計PLL分頻器由一個Σ-Δ調製器（SDM）進行控制。SDM的模數可以在1至2047範圍內程式設計。有源混頻器可將單端50 Ω RF輸入轉換為200 Ω差分IF輸出。。。。

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ADRF6720-27 寬頻（400 MHz至3 GHz）正交調製器，整合PLL/VCO和2。68 V輸入偏置

和特點整合小數N分頻PLL的I/Q調製器 RF輸出頻率範圍： 400 MHz至3，000 MHz 內部LO頻率範圍： 356。25 MHz至2855 MHz 輸出P1dB： 10。8 dBm （2140 MHz）輸出IP3： 31。1 dBm （2140 MHz）載波饋通： −44。3 dBm （2140 MHz）邊帶抑制： -40。8 dBc（2，140 MHz）噪底： −159。5 dBm/Hz （2140 MHz）基帶1 dB調製頻寬： >1000 MHz 基帶輸入偏置電平： 2。68 V 電源： 3。3 V /425 mA 整合式RF可調諧巴倫，允許單端RF輸出多核整合式VCO HD3/IP3最佳化邊帶抑制和載波饋通最佳化高階/低端LO注入可透過三線式串列埠介面（SPI）進行程式設計 40引腳6 mm x 6 mm LFCSP封裝產品詳情 ADRF6720-27是一款整合頻率合成器的寬頻正交調製器，非常適合用於3G和4G通訊系統。 ADRF6720-27內建一個高線性度寬頻調製器、一個整合式小數N分頻鎖相環（PLL），以及四個低相位噪聲多核壓控振盪器（VCO）。 ADRF6720-27本振（LO）訊號可從內部透過片內整數N分頻或小數N分頻頻率合成器產生，也可從外部透過高頻、低相位噪聲LO訊號產生。內部整合式頻率合成器利用多核VCO，實現356。25 MHz到28。。。

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ADRF6658 整合IF放大器的寬頻雙通道RX混頻器

和特點寬頻、雙通道、有源下變頻混頻器低失真、快速建立、IF DGA RF輸入頻率範圍：690 MHz至3。8 GHz RF輸入端的可程式設計巴倫差分和單端LO輸入模式差分IF輸出阻抗：100 Ω 可透過三線式串列埠介面（SPI）進行程式設計對於RF=1950 MHz、IF=281 MHz、高線性度模式：電壓轉換增益，包括IF濾波器損耗：−5至+26。5 dB （更多詳細資訊，請參見資料手冊）靈活的省電模式，針對低功耗操作通道使能後的上電時間：100 ns，典型值 3。3 V單電源高線性度模式：440 mA 低功耗模式：260 mA 產品詳情 ADRF6658是一款高效能、低功耗、寬頻、雙通道無線電頻率（RF）下變頻器，整合中頻（IF）數字控制放大器（DGA），適用於寬頻、低失真基站無線電接收機。雙通道Rx混頻器為雙平衡吉爾伯特單元混頻器，具有高線性度和出色的影象抑制能力。兩款混頻器均可將50 Ω RF輸入轉換為開集寬頻IF輸出。在混頻器輸入前，RF輸入端的內部可調諧巴倫可抑制RF訊號諧波並衰減帶外訊號，從而減少輸入反射和帶外干擾訊號。靈活的本振（LO）架構允許使用差分或單端LO訊號。雙通道IF DGA基於ADL5201和ADL5202，固定差分輸出。。。

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尤其在無線通訊應用中，常常需要以非常短的時間切換 PLL （鎖相環）合成器的輸出頻率。在這類情況下，人們經常希望在相對較大的頻率跳變之後，以不到 20µs 時間實現穩定的輸出頻率。以下我們將介紹，集成了 VCO 的超低噪聲和超低寄生 0。37GHz 至 6。39GHz 整數 N PLL 合成器 LTC6946 怎樣才能實現這樣的目標。

更具體地說，針對20MHz 頻率階躍，我們選擇適當的

LTC6946 引數以使其輸出在儘可能短的時間裡穩定至最終頻率的 10kHz 之內。就本例而言，對於 LTC6946 我們可以採用一個20MHz 的比較頻率（相位 - 頻率檢波器頻率，即

PFD

）。舉個例子，這意味著如果基準輸入頻率（

REF

）為 100MHz，則基準分頻器（R）必需設定為等於 5。

在 PLL 系統中實現一個穩定環路的經驗法則是使環路頻寬（LBW）至少比

PFD

小 10 倍。因此，而且為了最佳化快速穩定，在本例中我們可以設定 LBW = 2MHz。這與把 LBW 設定為等於頻率偏移的做法正相反，這裡，PLL 的帶內相位噪聲與 VCO 的相位噪聲交叉以最佳化整體相位噪聲效能。

我們選擇由 LTC6946-3 產生 4GHz 輸出訊號，並使用 PLLWizard™軟體工具來確定，建立 LTC6946 周邊電路所需的濾波器元件值。PLLWizard 是一款免費工具，透過

www。linear 。com。cn/pllwizard提供，以輔助 LTC6946 的設計和模擬。

在 PLLWizard GUI 中輸入所希望的

PFD

和 LBW 值並點選幾下滑鼠後，我們就有了環路濾波器元件值，我們可以將這些元件安裝到 LTC6946 電路中。圖 1 的螢幕截圖顯示，PLLWizard 工具是怎樣簡化 LTC6946 的設計過程的。為了核實我們的工作是否正確，我們在給定條件下模擬 LTC6946 的預期相位噪聲。圖 1 包括 PLLWizard 的預測。

圖 1:在 4GHz、20MHz fPFD 和 2MHz LBW 時，PLLWizard 工具的設定以及對 LTC6946 相位噪聲的預測

接下來，我們給電路加電，用 Keysight E5052A 訊號源分析儀測量相位噪聲。圖 2 顯示，這一測量結果與上述模擬結果非常一致。

圖 2:Keysight E5052A 訊號源分析儀測得的

LTC6946 的輸出相位噪聲

現在，我們來檢查一下，從 3。98GHz 到 4。00GHz 階躍 20MHz 之後，LTC6946 的輸出穩定到與最終頻率值相差 10kHz 以內有多快。E5052A 可捕捉瞬態響應，如圖 3 所示。

圖 3:在 20MHz 頻率跳變後，LTC6946 輸出的穩定過程

我們透過縮小上述測量中 E5052A 檢測器的頻寬來放大 y 軸，以更準確地確定穩定時間。圖 4 說明了 LTC6946 的輸出是怎樣在不到 15µs時間內穩定到與最終頻率值相差不到 10kHz 的範圍內的。

圖 4:在 20MHz 頻率階躍後，LTC6946的輸出

在不到 15µs 時間內穩定

應該提到的是，集成了 VCO 的新式合成器 IC 用多個內部 VCO 子頻段來涵蓋其整個輸出頻率範圍。每次合成器 IC 的輸出頻率改變時，該 IC 都必須執行一次內部 VCO 校準例程，以確定正確的 VCO 子頻段。在 PLL 的 LBW 相對較大的情況下，如我們的例子中那樣，當切換頻率時，最終確定校準流程所需的時間會佔穩定時間的很大部分。由於 LTC6946-3 一般能夠在略多於 10µs的時間內執行這種校準流程，所以我們能夠實現約為 15µs 的總穩定時間。

圖 3 和圖 4 顯示，在 VCO 校準時，LTC6946 的輸出頻率跳來跳去。這裡顯示這種行為是為了說明原因。在大多數實際情況下，人們不希望讓輸出頻率這樣跳來跳去。將 LTC6946 上的 “MTCAL”暫存器設定為 “1”（“1” 是預設值），就可透過在校準時抑制RF 輸出來應對這種情況。建議 “MTCAL” 始終設定為 “1”。

您可以遵照和修改本文提供的步驟，以確定適合您的應用引數。DC1705 （LTC6946 演示電路板）為在各種濾波器和頻率配置情況下評估 PLL 的效能提供了一個全面的開發平臺。DC2026

Linduino

USB

控制器電路板在 PLL 演示電路板和使用 PLLWizard 工具的 PC 之間提供通訊介面。

PLLWizard GUI 允許全面控制 DC1705。不過，為了在非常短的時間內設定 PLL IC 以實現快速頻率切換，我們會編寫一些 Linduino 程式碼，並以 DC2026 的最高 SPI 介面速度執行 DC2026。要透過 SPI 介面快速設定 PLL IC，使用 DC2026 和定製程式碼是至關重要的，如果需要，還可以利用Arduino IDE 提供一種程式碼開發環境。

我們已經評估了我們的快速穩定合成器的相位噪聲行為。然而，考慮到我們已經使環路頻寬相對較大，所以有人可能會問，寄生效能會受到怎樣的影響。有人可能會預期，使用典型的合成器 IC 時，寄生效能在這些條件下會受到損害。使用 LTC6946 時情況卻不是這樣的。在 2MHz 環路頻寬和 20MHz

PFD

時，實現接近-90dBc 的基準雜散噪聲（從 4GHz 載波偏移

PFD

=20MHz 時不想要的訊號）是引人注目的，正如圖 5 顯示的 LTC6946 頻譜所確認的那樣。

圖 5:LTC6946的輸出頻譜，在 4GHz 輸出、環路頻寬為 2MHz 時展示了不同尋常的低雜散噪聲

LTC6946 以能夠產生低相位噪聲和低寄生輸出而聞名。我們在本文中展示了，使用 LTC6946，可以在不損害寄生效能的情況下，實現超快頻率切換。在跳頻通訊應用中，要產生低相位噪聲頻率，LTC6946 是出色的選擇。

Tags：PLL MHz 時鐘輸出頻率

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LTC6946是實現超快頻率切換出色的選擇

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